語音芯片在0.18um以及工作頻率高達300MHz的芯片設計

語音芯片在0.18um以及工作頻率高達300MHz的芯片設計

語音芯片在0.18um以及工作頻率高達300MHz的芯片設計，基本的限制因素是綜合和布局布線必須分開，用有線搭載模型( WLM )進行鏈接。在過去的一年中，具有常規時序驅動布局布線的總體方法已被能夠提供更好的時序預測性能的物理總體方法取代。可是對高級芯片設計來講，只靠物理學綜合性也沒法出示詳細的解決方法。如今的物理學綜合性專用工具沒法一次保持數千萬門的設計方案。因此，必須將設計分割成一些可管理的模塊。

尖端ASIC語音芯片

尖端ASIC的語音芯片設計規模通常超過500萬門、工作頻率大于250 MHz，我們所面臨的挑戰是使其性能跟上CPU頻率的持續提高，同時保持成本降低并適應開發進度的要求。我們的應對方法是一種稱為“結構定制”的混合技術。

一般情況下，一個語音芯片的設計始于它的宏功能劃分，每個宏功能由一名獨立的設計人員創建。然后，下一層的設計人員將這些模塊(宏功能)嵌入一個新的設計中，這一進程繼續進行直至語音芯片設計完成。現在，一個典型的語音芯片大致有兩層，由五十個左右單獨的設計構成，所有這些都由有限的設計人員管理。

以前，即使不是全部的模塊，也有許多模塊是定制的。現在，在許多語音芯片的選定模塊中使用，按照功能和語音長度給客戶選定適合的語音芯片。這樣可以造成成本不浪費，在能達到客戶要求情況下做到成本低。